سلام . یه سوال برام پیش اومده . کدوم یکی از این دو زبون بهتره ؟ تفاوتشون تو چی هست ؟ نسبت این دو را می خواستم با نسبت بین زبان های c و basic و اسمبلی برای میکرو برام مقایسه کنید .
با تشکر
با تشکر
-
-
پاسخ : VHDLآ یا verilog ؟ مسئله این است !
بانآهای توصیفآسختآافزار Verilog و VHDL در میان سایر HDLآ ها محبوبیت بیشتری پیدا کردهآاند
زبان توصیف سختآافزار VHDL :
زبان VHDL سر نام Very High Speed Integrated Circuit Hardware Description Language از جمله HDLهای پرطرفداری است که امروزه در طراحی تراشهآهای با کاربرد خاص و تراشه FPGA به کار گرفته میآشود.
در طراحی زبان توصیف سختآافزاری VHDL از مفاهیم زبان برنامهآنویسی Ada بهره برده شده به همین خاطر این زبان در syntax بسیار مشابه Ada میآباشد. این زبان به گونهآای طراحی شده که مسائل همزمانی و موازیآسازی سختآافزار را به خوبی پوشش دهد.
در سال 1983 دوشرکت بزرگ IBM و Texas Instrumentآ به همراه شرکت Intermetrics قراردادی را جهت توسعه این زبان برای کاربردآهای طراحی مدارات دیجیتال امضا کردند و چهار سال بعد این زبان به توسط IEEE استاندارد سازی شد
در سال 1993 استاندارد IEEE-1076 ویرایش شد و در آن تمهیداتی جهت پوشش دادن به سیگنالآهایی که در آن واحد چند مقدار به آنها داده میآشود، اندیشیده شد. در سال 1996 ابزارآهای شبیه سازی و سنتز مدارات دیجیتال توصیف شده توسط VHDL به صورت تجاری عرضه شدند تا مراحل طراحی تا پیادهآسازی کامپیوتری یک سختآافزار به کمک VHDL تکمیل شود.
در سال 2006 کمیته فنی VHDL مستقر در کنسرسیوم Accellera که توسط IEEE جهت به روزآرسانی استاندارد VHDL ایجاد شدهآ است، نسخه سوم از پیش نویس استاندارد VHDL-2006 را ارائه کرد.
یک نمونه از برنامه VHDL که به توصیف یک گیت AND ساده بدون ملاحظات زمانی پرداخته است در زیر آورده شده است :
-- import std_logic from the IEEE library
library IEEE;
use IEEE.std_logic_1164.all;
-- this is the entity
entity name_of_entity is
port (
IN1 : in std_logic;
IN2 : in std_logic;
OUT1: out std_logic);
end entity name_of_entity;
-- here comes the architecture
architecture name_of_architecture of name_of_entity is
-- Internal signals and components would be defined here
begin
OUT1 <= IN1 and IN2;
end architecture name_of_architecture;
زبان توصیف سختآافزار Verilog :
زبان توصیف سختآافزاری Verilogآ سرنام Verifying Logic جهت مدلآسازی سیستمآهای الکترونیکی ابداع شده است که کلیه مراحل طراحی، ارزیابی و پیاده سازی یک مدار آنالوگ یا دیجیتال یا یک مدار ترکیبی را در چند سطح انتزاع پوشش میآدهد.
Syntax این زبان بسیار مشابه به زبان C میآباشد و در توسعه آن از ویژگیآهای زبان C الگو گرفته شده است. این زبان در سال 1981 توسط Phil Moorby در شرکت Gateway Design Automation ابداع شد و در سال 1985 نرمآافزار شبیهآساز این زبان به نام Verilog-XL عرضه شد در سال 1989 این شرکت به همراه حقوق معنوی این زبان توسط شرکت ا¾Cadance خریداری و سپس مستندات آنرا برای استفاده عمومی، به صورت رایگان در اختیار مردم قرار گرفت.
در سال 1993 این زبان توسط IEEE بازنگری و استانداردسازی شد در همین سال بر اساس آمار EE Times حدود 85 درصد از طراحیآهای مدارات مجتمعی که به کارخانهآهای تولیدآکننده ادوات نیمهآهادی سفارش داده شدند، به زبان Verilog توصیف شده بودند.
یک نمونه از برنامه Verilog که به توصیف یک فلیپآفلاپ پرداخته است در زیر آورده شده است :
module toplevel(clock,reset);
input clock;
input reset;
reg flop1;
reg flop2;
always @ (posedge reset or posedge clock)
if (reset)
begin
flop1 <= 0;
flop2 <= 1;
end
else
begin
flop1 <= flop2;
flop2 <= flop1;
end
endmodule
از جمله امکانات زبان Verilog محیط PLI آن سر نام Program Language Interface میآباشد که به کمک آن میآتوان کنترل برنامه را از زبان Verilog بر عهده تابعی که به زبان C نوشته شده است قرار داد، این قابلیت موجب شده تا زبان Verilog انعطاف پذیر گشته و توسعه برنامه در آن توسط زبان C نیز امکان پذیر باشد.
Verilogآدر برابر VHDL :
توصیف ساختاری یک سختآافزار با زبان Verilog هیچ گونه برتری یا کاستی نسبت به توصیف آن با زبان VHDL ندارد و تفاوت میان این دو زبان بیشتر در توصیفآهای رفتاری یک سختآافزار خود را نشان میآدهند.
شکل زیر نشانآدهنده میزان مقیاس پذیری این دو زبان در سطوح مختلف انتزاع در توصیف رفتاری میآباشد:
همانطور که مشاهده میآکنید، زبان Verilog توانایی مدلآسازی سختآافزار تا پایینآترین سطح انتزاع یعنی سطح ترانزیستور و سوییچ را دارا میآباشد در حالی که زبان VHDL توانایی مدلآسازی سختآافزار در بالاترین سطوح انتزاع (تا سطح سیستم) را دارد.
علارقم اینکه به کمک قابلیت PLI زبان Verilog تا حدودی میآتوان به توصیف سیستمی یک سختآافزار پرداخت، اما اصولا بهرهآگیری از HDL ها جهت توصیف یک سیستم ناکارآمد است و برای این منظور زبانآهای کارآمد دیگری مانند SystemC و System Verilog طراحی شده که به کمک آنها میآتوان سختآافزار را از بالاترین سطح انتزاع توصیف نمود.
لذا قابلیتآهای توصیف سیستمی VHDL را به سختی میآتوان در زمره برتریآهای آن نسبت به Verilogآ قلمداد کرد.
انواع داده در زبان Verilog نسبت به VHDL ساده تر و استفاده از آنها آسانآتر میآباشد، ضمن اینکه این انواع داده در Verilog به مدلسازی ساختاری نزدیکآتر هستند، در این زبان برخلاف VHDL انواع داده مشخصی تعریف شده است و کاربر نمیآتواند انواع داده جدید به آن اضافه کند. به دلیل سادگی استفاده از انواع دادهآها زبان Verilog نسبت به VHDL ارجحیت دارد.
برای فردی که پیشآزمینهآای در مورد زبانآهای برنامه نویسی ندارد، یادگیری زبان Verilogآسادهآتر از VHDL است، چرا که نوشتن کدآهای VHDL کمی پیچیده تر از Verilogآمیآباشد و برای تسلط بر خط کد این VHDL، زمان بیشتری نیاز است، علاوه بر اینکه در زبانآ VHDL روشآهای متعددی برای مدل کردن یک مدار وجود دارد که در ساختارآهای بزرگ میآتواند موجب سردرگمی افراد تازهآ کار شود.
انتخاب یک زبان توصیفآ سختآافزار :
برای انتخاب یک زبان جهت توصیف مدار دیجیتال، عوامل متعددی را باید علاوه بر برتریآهای ذاتی یک زبان خاص مدنظر قرار داد. برخی از این عوامل عبارتند از:
سلیقه شخصی : اصولا چون اکثر مهندسین و طراحان مدارات دیجیتال به زبان C مسلط هستند، زبان Verilog را که خط کد مشابه C دارند ترجیح میآدهند، ضمن اینکه خوانایی کدآهای این زبان بهتر از VHDL است.
موجودیت ابزارآهای شبیهآسازی و سنتز : در حال حاضر ابزارآهای شبیهآساز رایگان متعددی برای زبان Verilog وجود دارند که از میانآآنها میتوان به کامپایلر Icarus Verilog اشاره کرد، در حالی که ابزارهای شبیهآساز متنآباز اندکی برای VHDL موجود هستند و اقلب ابزارآهای شبیهآسازی این زبان، به صورت تجاری به فروش میآرسند.
عوامل تجاری و بازاریابی : بر اساس آمارآهای منتشر شده در سال 1998بازار ابزارآهای شبیهآسازی زبان Verilog حدود 150 میلیون دلار اعتبار داشت به طوری که اعتبار این بازار نسبت به سال 1994 دو برابر شده بود، در سال 2003 نیز شرکت Synopses یکی از بزرگترین شرکتآهای این بازار چند صد میلیون دلاری، اعلام کرد که تیم توسعه و تحقیقات این شرکت تنها بر روی Verilog متمرکز شده اند و در ابزارآهای شبیهآسازی این شرکت از VHDLآپشتیبانی نخواهد شد.
زبان توصیف سختآافزاری Verilog مورد استقبال صنایع بزرگ قرار گرفته است به طوری که امروزه این زبان به عنوان یک زبان پرکاربرد در صنعت طراحی و تولید مدارات دیجیتال شناخته شده است.
در مقابل زبان VHDL از سوی جامعه آکادمیک مورد استقبال قرار گرفته و بیشتر در پروژهآهای دانشگاهی از آن بهره گرفته میآشود.
البته من این مطلب را از جایی گرفتم
ولی خودم با vhdl راحترم
دیدگاه