یک سوال در مورد vhdl

[electronics]

پاسخ : یک سوال در مورد vhdl

سلام به دوست خوبم

من برنامه زیر رو نوشتم از لحاظ گرامری هیچ مشکلی نداره فقط از لحاظ منطقی نمیدونم

چه مشکلی داره. حالا اگه میشه شما یک بررسی بکنید چرا ممنون میشم.

فقط من برای لبه بالا به پایین که دستورات lcd رو اجرا میکنه کلاک رو به en دادم.

library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.STD_LOGIC_ARITH.ALL;
use IEEE.STD_LOGIC_UNSIGNED.ALL;

---- Uncomment the following library declaration if instantiating
---- any Xilinx primitives in this code.
--library UNISIM;
--use UNISIM.VComponents.all;

entity lcd is

port ( clk_in : in std_logic;
en : out bit;
db : out std_logic_vector (8 downto 0)); --db = rs,lcadb0-db7
end lcd;

architecture Behavioral of lcd is

signal clk:bit;

begin

process (clk_in)

variable count : integer := 0;

begin

if rising_edge(clk_in) then
if (count<40000) then
clk <= '1';
count := count + 1;

elsif (count>=40000 and count<80000) then
clk<='0';
count := count + 1;
elsif (count=80000) then
clk<='1';
count := 1;
end if;
end if;

end process;


-----------------------------------------------------------------



process (clk)

variable Counter: Integer range 0 to 10 := 0;

begin
en <= clk; -- faal saze lcd

case counter is

when 0 =>

db <= "000000001";
-- clear lcd

counter := counter + 1;

when 1 =>

db <= "000111000";
-- select two line disply

counter := counter + 1;

when 2 =>

db <= "000001110";
-- turn on disply and cursos

counter := counter + 1;

when 3 =>

db <= "000000110";
-- set mode to increment address

counter := counter + 1;

when 4 =>

db <="101001001"; --I

counter := counter + 1;

when 5 =>

db <= "101010010"; -- R

counter := counter + 1;

when 6 =>

db <= "101000001"; --A

counter := counter + 1;

when 7 =>

db <= "101001101"; --N

counter := counter + 1;

when others =>

null;

end case;

end process;

end Behavioral;

باز هم صمیمانه ممنونم

[ژوپیتر]

پاسخ : یک سوال در مورد vhdl

سلام،

در کدی که نوشتین، clk رو به صورت std_logic تعریف کنید، برای صفر و یک کردنش هم از not استفاده کنید، مثل clk <= not clk; فقط مقدار دهی اولیه فراموش نشه، در ضمن از همون میشه به عنوان کلاک پایینتر برای ماژول lcd استفاده کرد.
برای شمارش کلاک اصلی هم فقط یک if else کافیه مثل

if (count<40000) then
count := count + 1;
else
clk <= not clk;
count := 0;
end if
در این حالت هرزمان که count به میزان تعیین شده برسه، سیگتال clk معکوس میشه و این خودش میشه کلاکی که از کلاک اصلی پایین تره، به میزانی که در if تعیین شده.

در process دوم شما مستقیما clk رو به en وصل کردین که کار درستی نیست، چون مراحل کار با lcd به صورت ترتیبی هست، باید ابتدا در state machine داده ها روی باس 8 بیتی قرار بگیرن، بعد سیگنال en تغییر بکنه. یعنی در استیت اول بیتهای 0 تا 7 داده مقدار دهی بشن، در استیت دوم en ست یا ریست بشه(بر اساس چیزی که تو دیتاشیت گفته) و در استیت سوم en به حالت قبلیش برگرده.

[electronics]

پاسخ : یک سوال در مورد vhdl

سلام به دوست خوبم

مشکل lcd حل شد و بالاخره تونستم روی lcd بنویسم.

حالا می رسم به قسمت پایانی کار...

یعنی 6 رشته عبارت دارم و می خوام حاصل اونا رو دو به دو با هم مقایسه کنم یعنی مثلا x1 توی یک حلقه یک مقداری میده که

توی حلقه تولید شده و xx1 هم توی یک حلقه دیگه . برنامه اینا رو قبلا نوشتم. حالا می خوام این دوتا رو با هم نشون بده. تا اینجاش

که ساده است!!

مشکل وقتی هست که ما اصلا نمیدونیم این اعداد چند رقمی هستند یک رقمی ، دو رقمی یا سه رقمی (بیشتر از سه رقم نیست)

دوم اینکه lcd کد اسکی میشناسه نه عدد.

سوم اینکه اول باید x1 با xx1 بعد از اون x2 با xx2 و در آخر x3 با xx3 مقایسه بشند که lcd جا برای همشون نداره برنامه کدهای نوشته شده رو هم در زیر

قرار میدم تا بهتر متوجه بشین:

library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.STD_LOGIC_ARITH.ALL;
use IEEE.STD_LOGIC_UNSIGNED.ALL;

---- Uncomment the following library declaration if instantiating
---- any Xilinx primitives in this code.
--library UNISIM;
--use UNISIM.VComponents.all;

package observer is -- define package

constant N : integer := 15000;

-- number of sample

type matrix13 is array (1 to 3) of real;

-- define type for 1x3 matrix

type matrix33 is array (1 to 3 , 1 to 3) of real;

-- define type for 3x3 matrix

type w is array (1 to N) of real;

-- define type for U(input) , X(state) , XX(stimate) , W(observer) , y(output)

end observer; -- end package

use work.observer.all; -- use package that defined

entity and_2 is -- inputs and output
Port ( a : in bit;
b : in bit;
led1 : out bit;
led2 : out bit;
led3 : out bit);
end and_2;

architecture observer of and_2 is -- program architecture is begin

begin

process (a)

variable u : w; -- input

variable x_1 : w; -- first state

variable x_2 : w; -- second state

variable x_3 : w; -- third state

variable y : w; -- output

variable xx_1 : w; -- first stimator

variable xx_2 : w; -- second stimator

variable xx_3 : w; -- third stimator

variable H1 : w ;

variable H2 : w ;

variable H3 : w ;

variable w_1 : w; -- first observer

variable w_2 : w; -- second observer

variable w_3 : w; -- third observer

variable i : integer; -- define i for index

constant A : matrix33 := (1 =>(1.0 , -1.0 , -2.0),
2 =>(-2.0 , 0.0 , 3.0),
3 =>(4.0 , -6.0 , -8.0));

-- define matrix A (is system's parametr)

constant B : matrix13 := (2.0 , 0.0 , -1.0);

-- define matrix B (is system's parametr)

constant C : matrix13 := (1.0 , 0.0 , 0.0);

-- define matrix C (is system's parametr)

constant P : matrix33 := (1 =>(1.0 , -1.0 ,-2.0),
2 =>(0.0 , 0.0 , 3.0),
3 =>(1.0 , 6.0 , 8.0));

-- matrix p , parametr of observer

constant G : matrix33 := (1 =>(1.0 , 0.0 , 0.0),
2 =>(0.0 , 1.0 , 0.0),
3 =>(0.0 , 0.0 ,-1.0));

-- matrix G , parametr of observer

constant H : matrix33 := (1 =>(15.0 , -26.0 , -76.0),
2 =>(-26.8 , 115.88 , 162.16),
3 =>(-76.6 , 162.16 , 497.12));

-- matrix H , parametr of observer

constant Q : matrix13 := (1.0 , -2.0 , -4.0);

-- matrix Q , parametr of observer

constant F : matrix13 := (1.0 , 0.0 , 0.0);

-- matrix F , parametr of observer

constant delta : real := 0.001;

-- a constan parametr that multiply by N and gave the time

begin

x_2(1) := 100.0; -- initial condition for x_2

x_3(1) := -50.0; -- initial condition for x_3

x_1(1) := x_2(1)+2.0*x_3(1)-2.0*u(1); -- initial condition for x_1

w_1(1) := 10.0; -- initial condition for w_1

w_2(1) := 0.0; -- initial condition for w_2

w_3(1) := 0.0; -- initial condition for w_3

y(1) := C(1)*x_1(1); -- the first out put

xx_1(1) := w_1(1)+F(1)*y(1); -- the first stimate of xx_1

xx_2(1) := w_2(1)+F(2)*y(1); -- the first stimate of xx_2

xx_3(1) := w_3(1)+F(3)*y(1); -- the first stimate of xx_3

for i in 1 to N+1 loop

u(i) := 1.0; -- input for times between 0 and n*delta

x_2(i+1) := x_2(i) + delta*(A(2,1)*x_1(i)+A(2,2)*x_2(i)+A(2,3)*x_3(i));

-- state x_2 for times between 0 and n*delta

x_3(i+1) := x_3(i) + delta*(A(3,1)*x_1(i)+A(3,2)*x_2(i)+A(3,3)*x_3(i)+u (i));

--state x_3 for times between 0 and n*delta

x_1(i+1) := x_2(i+1) + 2.0*x_3(i+1)-2.0*u(i+1);

-- state x_1 for times between 0 and n*delta

y(i) := C(1)*x_1(i)+C(2)*x_2(i)+C(3)*x_3(i);

-- output for times between 0 and N*delta

w_1(i+1) := P(1,1)*w_1(i)+P(1,2)*w_2(i)+P(1,3)*w_3(i)+Q(1)*y(i )+(G(1,1)*B(1)+G(1,2)*B(2)+G(1,3)*B(3))*u(i)-(H(1,1)*C(1)+H(1,2)*C(2)+H(1,3)*C(3))*(C(1)*xx_1(i )+C(2)*xx_2(i)+C(3)*xx_3(i)-y(i));

-- w_1 for times between 0 and N*delta

w_2(i+1) := P(2,1)*w_1(i)+P(2,2)*w_2(i)+P(2,3)*w_3(i)+Q(2)*y(i )+(G(2,1)*B(1)+G(2,2)*B(2)+G(2,3)*B(3))*u(i)-(H(2,1)*C(1)+H(2,2)*C(2)+H(2,3)*C(3))*(C(1)*xx_1(i )+C(2)*xx_2(i)+C(3)*xx_3(i)-y(i));

-- w_2 for times between 0 and N*delta

w_3(i+1) := P(3,1)*w_1(i)+P(3,2)*w_2(i)+P(3,3)*w_3(i)+Q(3)*y(i )+(G(3,1)*B(1)+G(3,2)*B(2)+G(3,3)*B(3))*u(i)-(H(3,1)*C(1)+H(3,2)*C(2)+H(3,3)*C(3))*(C(1)*xx_1(i )+C(2)*xx_2(i)+C(3)*xx_3(i)-y(i));

-- w_3 for times between 0 and N*delta

xx_1(i+1) := w_1(i+1)+F(1)*y(i); -- first stimation values for times between 0 and N*delta

xx_2(i+1) := w_2(i+1)+F(2)*y(i); -- second stimation values for times between 0 and N*delta

xx_3(i+1) := w_3(i+1)+F(3)*y(i); -- third stimation values for times between 0 and N*delta

end loop; -- end of loop

H1(N) := (x_1(N)) - (xx_1(N));

H2(N) := (x_2(N)) - (xx_2(N));

H3(N) := (x_3(N)) - (xx_3(N));

if ( H1(N) < 1) then
led1 <= '1';
end if;

if ( H2(N) < 1) then
led2 <= '1';
end if;

if ( H3(N) < 1) then
led3 <= '1';
end if;

end process; -- end of process

end observer; -- end architecture

باز از شما متشکرم

[ژوپیتر]

پاسخ : یک سوال در مورد vhdl

سلام،

مشکل lcd حل شد و بالاخره تونستم روی lcd بنویسم.

خبر خیلی خوبیه

مشکل وقتی هست که ما اصلا نمیدونیم این اعداد چند رقمی هستند یک رقمی ، دو رقمی یا سه رقمی (بیشتر از سه رقم نیست)

برای اینکار راحتترین روش نوشتن هر سه رقمه یعنی عدد 1 به صورت 001 نوشته بشه، عدد 12 به صورت 012 نوشته بشه و عدد 100 هم که میشه 100.
اگه صفرهای سمت چپ رو بخواین بردارین باید برای چاپ عدد از چپ به راست حرکت کنین و شرط غیر صفر بودن رو یک بار چک کنید و اگر یکبار دهگان یا صدگان غیر صفر بودن دیگه بقیه دیجیتهای سمت راست اون دیجیت چاپ بشن، البته برای یکان همیشه صفر باید چاپ بشه. خوبی این روش اینه که چون lcd ها بطور پیش فرض از چپ به راست چاپ میکنن دیگه نیازی به ارسال کامندهای مکان نما نیست.

دوم اینکه lcd کد اسکی میشناسه نه عدد.

مشکلی نیست، کد اسکی عدد 0 برابر 48 دسیمال هست، پس کافیه دیجیتهایی که به ماژول lcd پاس میدین رو به اضافه عدد 48 بکنید، 0 میشه 48، 1 میشه 49 ، 2 میشه 50 الی آخر تا 9 که میشه 57.

سوم اینکه اول باید x1 با xx1 بعد از اون x2 با xx2 و در آخر x3 با xx3 مقایسه بشند که lcd جا برای همشون نداره

مشکلی نیست، کافیه یک متغییر عددی تعریف کنید به عنوان مثلا Display_Index که براش یک case بنویسید و در هر بخش اون اگر Display_Index برابر صفر بود x1 و xx1 رو چاپ کنه، اگر 1 بود x2 و xx2، اگر هم 2 بود که x3 و xx3 رو چاپ کنه، برای تنظیم Display_Index هم میشه از کلید ها ی روی بردتون استفاده کنید یا از همون شرط کلاکها استفاده کنید، یعنی همونطور که یک شمارنده برای کلاک lcd گذاشتین، یک شمارنده هم برای شمارش Display_Index استفاده کنید تا مثلا هر 1 ثانیه با افزایش Display_Index به میزان 1، x1 و xx1 رو نشون بده و ثانیه بعدی دو عدد بعدی رو نشون بده. :mrgreen:

[electronics]

پاسخ : یک سوال در مورد vhdl

سلام

من برنامه کامل شده رو نوشتم ولی بعد از سنتز هر بار از یک قسمت متفوت از برنامه ایراد میگیره و خطای زیر رو میده

دیگه نمیدونم ایراد از کجاست!! :angry:

ERROR:Xst:1532 - "C:/observer.vhd" line 0: Real operand is not supported in this context.

بنامه نوشته شده هم به صوزت زیر می باشد:

library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.STD_LOGIC_ARITH.ALL;
use IEEE.STD_LOGIC_UNSIGNED.ALL;

---- Uncomment the following library declaration if instantiating
---- any Xilinx primitives in this code.
--library UNISIM;
--use UNISIM.VComponents.all;

package observe is -- define package

constant N : integer := 15000;

-- number of sample

type matrix13 is array (1 to 3) of real;

-- define type for 1x3 matrix

type matrix33 is array (1 to 3 , 1 to 3) of real;

-- define type for 3x3 matrix

type w is array (1 to N) of real;

-- define type for U(input) , X(state) , XX(stimate) , W(observer) , y(output)

end observe; -- end package

library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.STD_LOGIC_ARITH.ALL;
use IEEE.STD_LOGIC_UNSIGNED.ALL;

use work.observe.all; -- use package that defined
entity observer is

port (clk_in : in std_logic;
clk : inout std_logic;
en : out std_logic;
a , b , c , d: in bit;
db : out std_logic_vector (8 downto 0)); --db = rs,lcadb0-db7

end observer;

architecture Behavioral of observer is

begin

-----------------clock generator----------------

process (clk_in)

variable count : integer := 0;

begin

if rising_edge(clk_in) then

if (count<400000) then

clk <= '1';

count := count + 1;

elsif (count>=400000 and count<800000) then

clk <='0';

count := count + 1;

elsif (count=800000) then

clk <='1';

count := 1;

end if;

end if;

end process;

------------------observer definition-------------------

process (clk_in)

variable u : w; -- input

variable x_1 : w; -- first state

variable x_2 : w; -- second state

variable x_3 : w; -- third state

variable y : w; -- output

variable xx_1 : w; -- first stimator

variable xx_2 : w; -- second stimator

variable xx_3 : w; -- third stimator

variable H1 : w ;

variable H2 : w ;

variable H3 : w ;

variable w_1 : w; -- first observer

variable w_2 : w; -- second observer

variable w_3 : w; -- third observer

variable i : integer; -- define i for index

constant A : matrix33 := (1 =>(1.0 , -1.0 , -2.0),
2 =>(-2.0 , 0.0 , 3.0),
3 =>(4.0 , -6.0 , -8.0));

-- define matrix A (is system's parametr)

constant B : matrix13 := (2.0 , 0.0 , -1.0);

-- define matrix B (is system's parametr)

constant C : matrix13 := (1.0 , 0.0 , 0.0);

-- define matrix C (is system's parametr)

constant P : matrix33 := (1 =>(1.0 , -1.0 ,-2.0),
2 =>(0.0 , 0.0 , 3.0),
3 =>(1.0 , 6.0 , 8.0));

-- matrix p , parametr of observer

constant G : matrix33 := (1 =>(1.0 , 0.0 , 0.0),
2 =>(0.0 , 1.0 , 0.0),
3 =>(0.0 , 0.0 ,-1.0));

-- matrix G , parametr of observer

constant H : matrix33 := (1 =>(15.0 , -26.0 , -76.0),
2 =>(-26.8 , 115.88 , 162.16),
3 =>(-76.6 , 162.16 , 497.12));

-- matrix H , parametr of observer

constant Q : matrix13 := (1.0 , -2.0 , -4.0);

-- matrix Q , parametr of observer

constant F : matrix13 := (1.0 , 0.0 , 0.0);

-- matrix F , parametr of observer

constant delta : real := 0.001;

-- a constan parametr that multiply by N and gave the time

begin

x_2(1) := 100.0; -- initial condition for x_2

x_3(1) := -50.0; -- initial condition for x_3

x_1(1) := x_2(1)+2.0*x_3(1)-2.0*u(1); -- initial condition for x_1

w_1(1) := 10.0; -- initial condition for w_1

w_2(1) := 0.0; -- initial condition for w_2

w_3(1) := 0.0; -- initial condition for w_3

y(1) := C(1)*x_1(1); -- the first out put

xx_1(1) := w_1(1)+F(1)*y(1); -- the first stimate of xx_1

xx_2(1) := w_2(1)+F(2)*y(1); -- the first stimate of xx_2

xx_3(1) := w_3(1)+F(3)*y(1); -- the first stimate of xx_3

for i in 1 to N+1 loop

u(i) := 1.0; -- input for times between 0 and n*delta

x_2(i+1) := x_2(i) + delta*(A(2,1)*x_1(i)+A(2,2)*x_2(i)+A(2,3)*x_3(i));

-- state x_2 for times between 0 and n*delta

x_3(i+1) := x_3(i) + delta*(A(3,1)*x_1(i)+A(3,2)*x_2(i)+A(3,3)*x_3(i)+u (i));

--state x_3 for times between 0 and n*delta

x_1(i+1) := x_2(i+1) + 2.0*x_3(i+1)-2.0*u(i+1);

-- state x_1 for times between 0 and n*delta

y(i) := C(1)*x_1(i)+C(2)*x_2(i)+C(3)*x_3(i);

-- output for times between 0 and N*delta

w_1(i+1) := P(1,1)*w_1(i)+P(1,2)*w_2(i)+P(1,3)*w_3(i)+Q(1)*y(i )+(G(1,1)*B(1)+G(1,2)*B(2)+G(1,3)*B(3))*u(i)-(H(1,1)*C(1)+H(1,2)*C(2)+H(1,3)*C(3))*(C(1)*xx_1(i )+C(2)*xx_2(i)+C(3)*xx_3(i)-y(i));

-- w_1 for times between 0 and N*delta

w_2(i+1) := P(2,1)*w_1(i)+P(2,2)*w_2(i)+P(2,3)*w_3(i)+Q(2)*y(i )+(G(2,1)*B(1)+G(2,2)*B(2)+G(2,3)*B(3))*u(i)-(H(2,1)*C(1)+H(2,2)*C(2)+H(2,3)*C(3))*(C(1)*xx_1(i )+C(2)*xx_2(i)+C(3)*xx_3(i)-y(i));

-- w_2 for times between 0 and N*delta

w_3(i+1) := P(3,1)*w_1(i)+P(3,2)*w_2(i)+P(3,3)*w_3(i)+Q(3)*y(i )+(G(3,1)*B(1)+G(3,2)*B(2)+G(3,3)*B(3))*u(i)-(H(3,1)*C(1)+H(3,2)*C(2)+H(3,3)*C(3))*(C(1)*xx_1(i )+C(2)*xx_2(i)+C(3)*xx_3(i)-y(i));

-- w_3 for times between 0 and N*delta

xx_1(i+1) := w_1(i+1)+F(1)*y(i); -- first stimation values for times between 0 and N*delta

xx_2(i+1) := w_2(i+1)+F(2)*y(i); -- second stimation values for times between 0 and N*delta

xx_3(i+1) := w_3(i+1)+F(3)*y(i); -- third stimation values for times between 0 and N*delta

end loop; -- end of loop

end process; -- end of process

------------- DISPLY THE ESULT------------------
process (clk)

variable Counter: Integer range 0 to 10 := 0;

begin


en <= clk;
if falling_edge(clk)then

case counter is

when 0 =>

db <= "000000001";
-- clear lcd

counter := counter + 1;

when 1 =>

db <= "000111000";
-- select two line disply

counter := counter + 1;

when 2 =>

db <= "000001110";
-- turn on disply and cursos

counter := counter + 1;

when 3 =>

db <= "000000110";
-- set mode to increment address

counter := counter + 1;

when 4 =>

db <="101001001"; --I

counter := counter + 1;

when 5 =>

db <= "101010010"; -- R

counter := counter + 1;

when 6 =>

db <= "101000001"; --A

counter := counter + 1;

when 7 =>

db <= "101001110"; --N

counter := counter + 1;

when 8 =>

db <= "010000000";

when others =>

null;

end case;

end if;

end process;


end Behavioral;

[electronics]

پاسخ : یک سوال در مورد vhdl

پس کجایی ای دوست من!!! :sad:

[ژوپیتر]

پاسخ : یک سوال در مورد vhdl

سلام،
مقادیر Real (اعشاری) توسط HDL قابل سنتز نیستند، اون خطا هم میگه که امکان انجام عملیات ریاضی با متغییری از نوع اعشاری وجود نداره، چون اصلا قابل پیاده سازی نیست. باید از Fized-point یا Floating-point یا از روشی که من در اون کد Cos کسینوس که قرار دادم استفاده کنید.

[electronics]

پاسخ : یک سوال در مورد vhdl

سلام دوباره

من این کاری که شما گفتی رو انجام دادم و تمام داده ها رو هم به صورت integer

در آوردم.

اما ...

در مرحله سنتز برنامه گیر میکنه (گیر که نه در حال اجراست ولی تموم نمیشه!!!) و هر چی صبر میکنم جوابی نمیده.

حالا باید چه کنم؟

[ژوپیتر]

پاسخ : یک سوال در مورد vhdl

سلام دوباره

من این کاری که شما گفتی رو انجام دادم و تمام داده ها رو هم به صورت integer

در آوردم.

اما ...

در مرحله سنتز برنامه گیر میکنه (گیر که نه در حال اجراست ولی تموم نمیشه!!!) و هر چی صبر میکنم جوابی نمیده.

حالا باید چه کنم؟

در اینطور مواقع، اکثرا لاجیک برنامه ایراد داره و بسیار تودرتو هست، در نهایت سنتز انجام میشه ولی روتینگ نه، چون اصلا جایی براش نیست و در چیپ جا نمیشه.
باید نحوه پیاده سازیتون رو تغییر بدین، مثلا برای استفاده از داده ها اونها رو در کد ننویسید، بلکه از رم بخونید، اطلاعات رو هم در رم ذخیره کنید. اونوقت ایندکس هر مقدار رو بگیرید و مقدار معادل در رم رو برگردونید.
مطمئن باشید ایراد از Integer نیست، لاجیک برنامه تون رو چند بار مرور کنید حتما مشکلش رو پیدا میکنید.

[electronics]

پاسخ : یک سوال در مورد vhdl

اشکال از تعداد آرایه های بالا بود

3 متغییر که هر کدوم 15000 عضو داره باعث کند شدن برنامه میشه و وقتی تعداد رو پایین آوردم( 150 تا ) مشکل حل شد از نظر شما باید چه کار کرد؟

برای داده های حقیقی هم اعداد رو integer در نظر گرفتم تا بعدا از دو رقم کم ارزش تر چشم پوشی کنم

[ژوپیتر]

پاسخ : یک سوال در مورد vhdl

اشکال از تعداد آرایه های بالا بود

3 متغییر که هر کدوم 15000 عضو داره باعث کند شدن برنامه میشه و وقتی تعداد رو پایین آوردم( 150 تا ) مشکل حل شد از نظر شما باید چه کار کرد؟

برای داده های حقیقی هم اعداد رو integer در نظر گرفتم تا بعدا از دو رقم کم ارزش تر چشم پوشی کنم

برای تعداد بالای اعضای آرایه دو راه بیشتر نیست، یکی اینکه فرمولی بنویسید که ایندکس رو بگیره و عدد رو برگردونه، البته زمانی قابل اجراست که داده های آرایه نسبت خواصی دارن و از یک پترن طبعیت میکنن. راه دوم که برای داده های غیر پترن به کار میره استفاده از رم هستش، به جای آرایه یک ماژول مینویسید که ایندکس آرایه رو بگیره، اون رو به آدرسی از رم ترجمه کنه، از رم اون مقدار روبخونه و اون رو بر گردونه، این روش کلاک بالاتری برای ماژول رم لازم داره تا بتونه خودش رو به برنامهذ اصلی برسونه و معمولا کلاک رم رو یک انشعاب میگیرن و با پایین آوردنش به برنامه اصلی میدن که همه رفتار مدار سینک باشه. یک قسمتی هم باید پیاده سازی کنبد تا داده ها رو از یک اینترفیس خارجی بگیره و در رم لود کنه.

[electronics]

پاسخ : یک سوال در مورد vhdl

سلام

اگر بخوام تبدیل انواع انجام بدم باید چه کار کنم

مثلا در برنامه داده ای تولید شده به صورت integer که باید روی lcd نمایش داده بشه در حالی خروجی رو به صورت std_logic_vector

به همین دلیل برنامه ایراد میگیره


حالا باید چه کنم؟

باز هم متشکرم

[electronics]

پاسخ : یک سوال در مورد vhdl

با سلام

مشکل قبل رو یه جورایی حل کردم.

به نظر شما چه طور میتونیم یک عدد که اصلا هیچ اطلاعی دربارش نداریم حتی نمیدونیم چند رقمیه. دونه دونه از یکان شروع کنیم یا برعکس از با ارزش ترین رقم

و روی lcd نشون بدیم؟

این مرحله آخر از پروژه است :wow:

با تشکر :angry:

[ژوپیتر]

پاسخ : یک سوال در مورد vhdl

با سلام

مشکل قبل رو یه جورایی حل کردم.

به نظر شما چه طور میتونیم یک عدد که اصلا هیچ اطلاعی دربارش نداریم حتی نمیدونیم چند رقمیه. دونه دونه از یکان شروع کنیم یا برعکس از با ارزش ترین رقم

و روی lcd نشون بدیم؟

این مرحله آخر از پروژه است :wow:

با تشکر :angry:

سلام،
فکر کنم با استفاده از این پکیج دیگه مشکلی نداشته باشید
فقط بخش چاپ lcd رو چایگزین بخش فابل بکنید.

library ieee;
use ieee.std_logic_1164.all;
use std.textio.all;


package txt_util is

-- prints a message to the screen
procedure print(text: string);

-- prints the message when active
-- useful for debug switches
procedure print(active: boolean; text: string);

-- converts std_logic into a character
function chr(sl: std_logic) return character;

-- converts std_logic into a string (1 to 1)
function str(sl: std_logic) return string;

-- converts std_logic_vector into a string (binary base)
function str(slv: std_logic_vector) return string;

-- converts boolean into a string
function str(b: boolean) return string;

-- converts an integer into a single character
-- (can also be used for hex conversion and other bases)
function chr(int: integer) return character;

-- converts integer into string using specified base
function str(int: integer; base: integer) return string;

-- converts integer to string, using base 10
function str(int: integer) return string;

-- convert std_logic_vector into a string in hex format
function hstr(slv: std_logic_vector) return string;


-- functions to manipulate strings
-----------------------------------

-- convert a character to upper case
function to_upper(c: character) return character;

-- convert a character to lower case
function to_lower(c: character) return character;

-- convert a string to upper case
function to_upper(s: string) return string;

-- convert a string to lower case
function to_lower(s: string) return string;



-- functions to convert strings into other formats
--------------------------------------------------

-- converts a character into std_logic
function to_std_logic(c: character) return std_logic;

-- converts a string into std_logic_vector
function to_std_logic_vector(s: string) return std_logic_vector;



-- file I/O
-----------

-- read variable length string from input file
procedure str_read(file in_file: TEXT;
res_string: out string);

-- print string to a file and start new line
procedure print(file out_file: TEXT;
new_string: in string);

-- print character to a file and start new line
procedure print(file out_file: TEXT;
char: in character);

end txt_util;




package body txt_util is




-- prints text to the screen

procedure print(text: string) is
variable msg_line: line;
begin
write(msg_line, text);
writeline(output, msg_line);
end print;




-- prints text to the screen when active

procedure print(active: boolean; text: string) is
begin
if active then
print(text);
end if;
end print;


-- converts std_logic into a character

function chr(sl: std_logic) return character is
variable c: character;
begin
case sl is
when 'U' => c:= 'U';
when 'X' => c:= 'X';
when '0' => c:= '0';
when '1' => c:= '1';
when 'Z' => c:= 'Z';
when 'W' => c:= 'W';
when 'L' => c:= 'L';
when 'H' => c:= 'H';
when '-' => c:= '-';
end case;
return c;
end chr;



-- converts std_logic into a string (1 to 1)

function str(sl: std_logic) return string is
variable s: string(1 to 1);
begin
s(1) := chr(sl);
return s;
end str;



-- converts std_logic_vector into a string (binary base)
-- (this also takes care of the fact that the range of
-- a string is natural while a std_logic_vector may
-- have an integer range)

function str(slv: std_logic_vector) return string is
variable result : string (1 to slv'length);
variable r : integer;
begin
r := 1;
for i in slv'range loop
result(r) := chr(slv(i));
r := r + 1;
end loop;
return result;
end str;


function str(b: boolean) return string is

begin
if b then
return "true";
else
return "false";
end if;
end str;


-- converts an integer into a character
-- for 0 to 9 the obvious mapping is used, higher
-- values are mapped to the characters A-Z
-- (this is usefull for systems with base > 10)
-- (adapted from Steve Vogwell's posting in comp.lang.vhdl)

function chr(int: integer) return character is
variable c: character;
begin
case int is
when 0 => c := '0';
when 1 => c := '1';
when 2 => c := '2';
when 3 => c := '3';
when 4 => c := '4';
when 5 => c := '5';
when 6 => c := '6';
when 7 => c := '7';
when 8 => c := '8';
when 9 => c := '9';
when 10 => c := 'A';
when 11 => c := 'B';
when 12 => c := 'C';
when 13 => c := 'D';
when 14 => c := 'E';
when 15 => c := 'F';
when 16 => c := 'G';
when 17 => c := 'H';
when 18 => c := 'I';
when 19 => c := 'J';
when 20 => c := 'K';
when 21 => c := 'L';
when 22 => c := 'M';
when 23 => c := 'N';
when 24 => c := 'O';
when 25 => c := 'P';
when 26 => c := 'Q';
when 27 => c := 'R';
when 28 => c := 'S';
when 29 => c := 'T';
when 30 => c := 'U';
when 31 => c := 'V';
when 32 => c := 'W';
when 33 => c := 'X';
when 34 => c := 'Y';
when 35 => c := 'Z';
when others => c := '?';
end case;
return c;
end chr;



-- convert integer to string using specified base
-- (adapted from Steve Vogwell's posting in comp.lang.vhdl)

function str(int: integer; base: integer) return string is

variable temp: string(1 to 10);
variable num: integer;
variable abs_int: integer;
variable len: integer := 1;
variable power: integer := 1;

begin

-- bug fix for negative numbers
abs_int := abs(int);

num := abs_int;

while num >= base loop -- Determine how many
len := len + 1; -- characters required
num := num / base; -- to represent the
end loop ; -- number.

for i in len downto 1 loop -- Convert the number to
temp(i) := chr(abs_int/power mod base); -- a string starting
power := power * base; -- with the right hand
end loop ; -- side.

-- return result and add sign if required
if int < 0 then
return '-'& temp(1 to len);
else
return temp(1 to len);
end if;

end str;


-- convert integer to string, using base 10
function str(int: integer) return string is

begin

return str(int, 10) ;

end str;



-- converts a std_logic_vector into a hex string.
function hstr(slv: std_logic_vector) return string is
variable hexlen: integer;
variable longslv : std_logic_vector(67 downto 0) := (others => '0'
variable hex : string(1 to 16);
variable fourbit : std_logic_vector(3 downto 0);
begin
hexlen := (slv'left+1)/4;
if (slv'left+1) mod 4 /= 0 then
hexlen := hexlen + 1;
end if;
longslv(slv'left downto 0) := slv;
for i in (hexlen -1) downto 0 loop
fourbit := longslv(((i*4)+3) downto (i*4));
case fourbit is
when "0000" => hex(hexlen -I) := '0';
when "0001" => hex(hexlen -I) := '1';
when "0010" => hex(hexlen -I) := '2';
when "0011" => hex(hexlen -I) := '3';
when "0100" => hex(hexlen -I) := '4';
when "0101" => hex(hexlen -I) := '5';
when "0110" => hex(hexlen -I) := '6';
when "0111" => hex(hexlen -I) := '7';
when "1000" => hex(hexlen -I) := '8';
when "1001" => hex(hexlen -I) := '9';
when "1010" => hex(hexlen -I) := 'A';
when "1011" => hex(hexlen -I) := 'B';
when "1100" => hex(hexlen -I) := 'C';
when "1101" => hex(hexlen -I) := 'D';
when "1110" => hex(hexlen -I) := 'E';
when "1111" => hex(hexlen -I) := 'F';
when "ZZZZ" => hex(hexlen -I) := 'z';
when "UUUU" => hex(hexlen -I) := 'u';
when "XXXX" => hex(hexlen -I) := 'x';
when others => hex(hexlen -I) := '?';
end case;
end loop;
return hex(1 to hexlen);
end hstr;



-- functions to manipulate strings
-----------------------------------


-- convert a character to upper case

function to_upper(c: character) return character is

variable u: character;

begin

case c is
when 'a' => u := 'A';
when 'b' => u := 'B';
when 'c' => u := 'C';
when 'd' => u := 'D';
when 'e' => u := 'E';
when 'f' => u := 'F';
when 'g' => u := 'G';
when 'h' => u := 'H';
when 'i' => u := 'I';
when 'j' => u := 'J';
when 'k' => u := 'K';
when 'l' => u := 'L';
when 'm' => u := 'M';
when 'n' => u := 'N';
when 'o' => u := 'O';
when 'p' => u := 'P';
when 'q' => u := 'Q';
when 'r' => u := 'R';
when 's' => u := 'S';
when 't' => u := 'T';
when 'u' => u := 'U';
when 'v' => u := 'V';
when 'w' => u := 'W';
when 'x' => u := 'X';
when 'y' => u := 'Y';
when 'z' => u := 'Z';
when others => u := c;
end case;

return u;

end to_upper;


-- convert a character to lower case

function to_lower(c: character) return character is

variable l: character;

begin

case c is
when 'A' => l := 'a';
when 'B' => l := 'b';
when 'C' => l := 'c';
when 'D' => l := 'd';
when 'E' => l := 'e';
when 'F' => l := 'f';
when 'G' => l := 'g';
when 'H' => l := 'h';
when 'I' => l := 'i';
when 'J' => l := 'j';
when 'K' => l := 'k';
when 'L' => l := 'l';
when 'M' => l := 'm';
when 'N' => l := 'n';
when 'O' => l := 'o';
when 'P' => l := 'p';
when 'Q' => l := 'q';
when 'R' => l := 'r';
when 'S' => l := 's';
when 'T' => l := 't';
when 'U' => l := 'u';
when 'V' => l := 'v';
when 'W' => l := 'w';
when 'X' => l := 'x';
when 'Y' => l := 'y';
when 'Z' => l := 'z';
when others => l := c;
end case;

return l;

end to_lower;



-- convert a string to upper case

function to_upper(s: string) return string is

variable uppercase: string (s'range);

begin

for i in s'range loop
uppercase(i):= to_upper(s(i));
end loop;
return uppercase;

end to_upper;



-- convert a string to lower case

function to_lower(s: string) return string is

variable lowercase: string (s'range);

begin

for i in s'range loop
lowercase(i):= to_lower(s(i));
end loop;
return lowercase;

end to_lower;



-- functions to convert strings into other types


-- converts a character into a std_logic

function to_std_logic(c: character) return std_logic is
variable sl: std_logic;
begin
case c is
when 'U' =>
sl := 'U';
when 'X' =>
sl := 'X';
when '0' =>
sl := '0';
when '1' =>
sl := '1';
when 'Z' =>
sl := 'Z';
when 'W' =>
sl := 'W';
when 'L' =>
sl := 'L';
when 'H' =>
sl := 'H';
when '-' =>
sl := '-';
when others =>
sl := 'X';
end case;
return sl;
end to_std_logic;


-- converts a string into std_logic_vector

function to_std_logic_vector(s: string) return std_logic_vector is
variable slv: std_logic_vector(s'high-s'low downto 0);
variable k: integer;
begin
k := s'high-s'low;
for i in s'range loop
slv(k) := to_std_logic(s(i));
k := k - 1;
end loop;
return slv;
end to_std_logic_vector;






----------------
-- file I/O --
----------------



-- read variable length string from input file

procedure str_read(file in_file: TEXT;
res_string: out string) is

variable l: line;
variable c: character;
variable is_string: boolean;

begin

readline(in_file, l);
-- clear the contents of the result string
for i in res_string'range loop
res_string(i) := ' ';
end loop;
-- read all characters of the line, up to the length
-- of the results string
for i in res_string'range loop
read(l, c, is_string);
res_string(i) := c;
if not is_string then -- found end of line
exit;
end if;
end loop;

end str_read;


-- print string to a file
procedure print(file out_file: TEXT;
new_string: in string) is

variable l: line;

begin

write(l, new_string);
writeline(out_file, l);

end print;


-- print character to a file and start new line
procedure print(file out_file: TEXT;
char: in character) is

variable l: line;

begin

write(l, char);
writeline(out_file, l);

end print;



-- appends contents of a string to a file until line feed occurs
-- (LF is considered to be the end of the string)

procedure str_write(file out_file: TEXT;
new_string: in string) is
begin

for i in new_string'range loop
print(out_file, new_string(i));
if new_string(i) = LF then -- end of string
exit;
end if;
end loop;

end str_write;




end txt_util;

[electronics]

پاسخ : یک سوال در مورد vhdl

سلام







آقا من اینهارو چه طوری بفهمم؟!!

یه توضیحی چیزی؟