سلام،
می خواستم بدونم rise time و fall time ورودی و خروجی های یک گیت منطقی رو چجوری باید تو vhdl بگیم؟
ممنون
می خواستم بدونم rise time و fall time ورودی و خروجی های یک گیت منطقی رو چجوری باید تو vhdl بگیم؟
ممنون
-
-
پاسخ : یک سوال در رابطه با vhdl
منظورت از falltime و rise time همون لبه ی مثبت clock و لبه ی منفی اونه دیگه؟نوشته اصلی توسط farzaneh_2561
-
پاسخ : یک سوال در رابطه با vhdl
باید از دستور Process به این شکل استفاده کنی :
مثلا برای تعریف لبه بالا رونده به این دو شکل می تونی بنویسی:
process(clk)
begin
if(clk'event and clk= '1'
then
اینجا بقیه ی دستورات رو می نویسی
حالا اگر به جای clk=1 اونو برابر 0 قرار بدی نسبت به fall time یا لبه پایین رونده تحریک می شه .
یا می تونی از تابع positive-edge() استفاده کنی مثلا به این شکل :
if(positive-edege(clk)) then که میاد لبه بالا رونده کلاک رو تشخیص می ده
روش سوم هم به این شکله :
if(clk=rise-time)then که از بین تمامی این دستورات همون اولیه از همش خوش دستتره .
دیدگاه
دیدگاه