من می خوام عدد 1 رو به یه ورودی در VHDL اختصاص بدم
می خوام همیشه این ورودی یک باشه
خودم دستوره زیر رو می نویسم ولی پیغام خطا میده :
می خوام همیشه این ورودی یک باشه
خودم دستوره زیر رو می نویسم ولی پیغام خطا میده :
entity bcd2seg is
en1 : in STD_LOGIC);
end bcd2seg;
architecture Behavioral of bcd2seg is
begin
en1<='1';
end Behavioral;
en1 : in STD_LOGIC);
end bcd2seg;
architecture Behavioral of bcd2seg is
begin
en1<='1';
end Behavioral;
دیدگاه