مرسی جناب مهندس 80" ولی فکر نکنم مشکل از اونجا باشه چون دوباره چک کردم
من اولش تو قسمت change directory مسیری رو انتخاب می کنم و بعد تو قسمت new library یه work بوجود میارم سپس زینه new source verilog رو انتخاب می کنم بعد از این هم برنامه رو تو work،save as میکنم ولی complie اش این خطا رو میده..
خواهشن راهنمایی کنید....
صبرت که تمام شد نرو!
"معرفت"
تازه از آن لحظه آغاز می شود...
آقا جان شک نکن. به جای Verilog شما VHDL انتخاب کن درست میشه انشالله.
در ضمن بهتره کدتون رو به صورت متن به نوشته هاتون اضافه کنید تا بشه بهتر بررسی کرد.
کد برنامه :
library ieee;
use ieee.std_logic_1164.all;
entity full_adder is
port(x,y,c_in:in std_logic;
sum,c_outut std_logic);
end entity full_adder;
architecture behavior of full_adder is
signal s1,s2,s3:std_logic;
begin
s1<=(x xor y);
s2<=(x and y);
s3<=(s1 and c_in);
sum<=(s1 xor c_in);
c_out<=(s2 or s3);
end architecture bahavior;
صبرت که تمام شد نرو!
"معرفت"
تازه از آن لحظه آغاز می شود...
بهترین کار برای شبیه سازی نوشتن تست بنچ (Test Bench) هست. تست بنچ کدی هست که از component مورد نظر Instant میگیره و سیگنال های ورودی اونو تغییر میده تا بشه کارکردش رو شبیه سازی کرد.
البته علاوه بر این کار شما میتونید مقادیر سیگنال ورودی رو تو شبیه ساز Modelsim هم به صورت محدود تغییر بدبد. با راست کلیک روی سیگنال و انتخاب گزینه های Force و Clock و..
دیدگاه