اطلاعیه

Collapse
No announcement yet.

Unknown error

Collapse
X
 
  • فیلتر
  • زمان
  • Show
Clear All
new posts

    Unknown error

    سلام
    کسی از دوستان دلیل این خطا رو می دونند؟ برنامه از نظر syntax مشکلی نداشته ولی در مرحله place & route این خطا رو در ISE می ده؟؟
    Place:1018 - A clock IOB / clock component pair have been found that are not placed at an optimal clock IOB /
    clock site pair. The clock component <step_mode_IBUF_BUFG> is placed at site <BUFGMUX7>. The IO component <step_mode>
    is placed at site <P7>. This will not allow the use of the fast path between the IO and the Clock buffer. If this
    sub optimal condition is acceptable for this design, you may use the CLOCK_DEDICATED_ROUTE constraint in the .ucf
    file to demote this message to a WARNING and allow your design to continue. However, the use of this override is
    highly discouraged as it may lead to very poor timing results. It is recommended that this error condition be
    corrected in the design. A list of all the COMP.PINs used in this clock placement rule is listed below. These
    examples can be used directly in the .ucf file to override this clock rule.
    < NET "step_mode" CLOCK_DEDICATED_ROUTE = FALSE; >

    #2
    پاسخ : Unknown error

    سلام

    شما پین کلاک رو تو یه ناحیه از FPGA گذاشتی و بافرش رو تو یه ناحیه دیگه. اگه جای پین کلاکت ثابت و مشخص و نمی تونی تغییرش بدی، برای بافرش constraint نذار و اجازه بده خود ISE جای بافر رو تعیین کنه. البته به نظر من BUFGMAX رو کلا از کد پاک کن. خود ابزار سنتز این بافر رو میذاره...
    https://www.linkedin.com/in/mohammadhosseini69

    http://zakhar.blog.ir

    دیدگاه


      #3
      پاسخ : Unknown error

      نوشته اصلی توسط محمد حسینی
      سلام

      شما پین کلاک رو تو یه ناحیه از FPGA گذاشتی و بافرش رو تو یه ناحیه دیگه. اگه جای پین کلاکت ثابت و مشخص و نمی تونی تغییرش بدی، برای بافرش constraint نذار و اجازه بده خود ISE جای بافر رو تعیین کنه. البته به نظر من BUFGMAX رو کلا از کد پاک کن. خود ابزار سنتز این بافر رو میذاره...
      ضمن تشکر از توجهتون.
      اما اصلا منظورتونو متوجه نمی شم. من طبق روال رفتم و پینها رو مشخص کردم...
      راستش تجربه زیادی ندارم. لطفا اگر زحمتی نیست در مورد چیزهایی که فرمودید توضیح کاملتری بدید.
      آقا گفتن زکات العلم نشره!.
      برای بافرش constraint نذار؟؟؟؟؟
      البته به نظر من BUFGMAX رو کلا از کد پاک کن؟؟؟؟/ از کجای کد؟؟

      دیدگاه


        #4
        پاسخ : Unknown error

        فایل ucf و کد top module رو بذار
        https://www.linkedin.com/in/mohammadhosseini69

        http://zakhar.blog.ir

        دیدگاه


          #5
          پاسخ : Unknown error

          با سلام
          خط زیر رو توی فایل ucf اضافه کن احتمالا درست میشه
          NET "step_mode" CLOCK_DEDICATED_ROUTE = FALSE

          من خودم قبلا این مشکل رو داشتم.جملاتی مثل بالا رو توی فایل ucf اضافه یا کم میکردم درست می شد.امتحان کن

          دیدگاه


            #6
            پاسخ : Unknown error

            نوشته اصلی توسط mojtaba_zeinolabedini
            با سلام
            خط زیر رو توی فایل ucf اضافه کن احتمالا درست میشه
            NET "step_mode" CLOCK_DEDICATED_ROUTE = FALSE

            من خودم قبلا این مشکل رو داشتم.جملاتی مثل بالا رو توی فایل ucf اضافه یا کم میکردم درست می شد.امتحان کن
            احسنت!
            زدی تو خال! :nice:
            مشکل کاملا برطرف شد.
            اما دلیلش چیه؟ این تکه کد چه کاری رو انجام داد که بدون اون برنامه دچار خطا میشد؟
            جناب حسینی فایل ucf بنده تنها مکان پورتها رو با پین مربوطه مشخص کرده. همین و بس که البته با اضافه شدن کد جناب زین العابدینی مشکل برطرف شد.
            کماکان منتظر توضیحاتتون درمورد مطالبی که فرمودید هستم.

            دیدگاه


              #7
              پاسخ : Unknown error

              نکن! این کارا رو نکنین !!! :angry: مشکل حل شد چیه؟!

              شما با این constraintها تمام قوانین و قواعد معماری FPGA رو زیر پا میذاری و به ابزار place and route میگی هرطور من میگم route کن! در حالی که ابزار حالیشه داره میگه سیگنال کلاک رو داری از اون سر FPGA میاری این سر FPGA بافر میکنی! کلی تاخیر تو کلاک ایجاد میشه. با این constraint در واقع بدون استفاده از مسیرهایی اختصاصی کلاک، از مسیرهای عادی استفاده کردی تا کلاک رو از یک ناحیه بیاری یه ناحیه دیگه برسونیش به بافرهای مخصوص کلاک!
              حالا ممکنه واسه طرح های فرکانس پایین کار کنه اما تو فرکانس بالا مطمئنا خراب میشه.

              اشکال کار شما اینه که خودت داری جای بافر کلاک رو تعیین میکنی و این کار رو هم درست انجام نمیدی. دیگه بدون دیدن کدها دقیق تر از این نمیشه گفت
              https://www.linkedin.com/in/mohammadhosseini69

              http://zakhar.blog.ir

              دیدگاه


                #8
                پاسخ : Unknown error

                اقای حسینی حرف درست رو میزنن.اینکار ما باعث میشه timing خوبی بدست نیارید چون بافری که واسه کلاک انتخاب کردید توی یه بانک دیگست.اضافه کردن این کد باعث میشه خطا نادید گرفته بشه اما توی فرکانس های بالا اثرات منفی داره. بهتره برنامتون رو ببینیم ...
                از آقای حسینی هم خواهش می کنیم بیشتر راهنمایی بفرمایند.
                یا علی

                دیدگاه


                  #9
                  پاسخ : Unknown error

                  اگه پورت step_mode از نوع کلاکه، روی یکی از پایه های GCLK بذار تا دیگه این خطا رو نده وگرنه اگه تأخیرش مهم نیست، همون کاری که مجتبی گفت جواب میده. بعد از PAR میتونی یک شبیه سازی Post Route هم انجام بدی که از عملکرد درست این پورت مطمئن بشی.
                  لطفاً برای انجام پروژه های دانشجویی پیام خصوصی نفرستید.
                  لطفاً سوالاتی که در انجمن قابل طرح شدن هستند پیام خصوصی نکنید.
                  با تمام وجود گناه کردیم اما نه نعمتش را از ما گرفت نه گناهان ما را فاش کرد اطاعتش کنیم چه می کند؟"دکتر شریعتی"
                  اگر جایی که ایستاده اید را نمی پسندید، عوضش کنید شما درخت نیستید!! "پاسکال"
                  یا به اندازه ی آرزوهایت تلاش کن یا به اندازه تلاشت آرزو کن. "شکسپیر"

                  دیدگاه


                    #10
                    پاسخ : Unknown error

                    با تشکر از عزیزان.
                    step_mode کلاک نیست. یه پایه کنترلیه.
                    http://mim-shin-shahid.persiangig.com/other/step.ucf
                    http://mim-shin-shahid.persiangig.co...ppermotor1.vhd

                    در مورد بافر و timing constraint لطفا توضیحی بدید :read:

                    دیدگاه


                      #11
                      پاسخ : Unknown error

                      اون کاری که فکر می کردم (تعریف بافر و ...) رو نکردی.
                      در مورد کد هم نظری ندارم! نمی دونم چرا این مشکل پیش اومده. از vhdl هم چیز زیادی نمی دونم...

                      اما بهرحال بنظر میرسه سیگنال رو کلاک تشخیص داده! دلیلش رو نمی دونم، دوستان vhdl کار باید بگن. همونطور که گفتن اگه کلاک باشه واسه اینکه به مسیرهای اختصاصی کلاک دسترسی داشته باشه باید رو پایه های مخصوص کلاک GCLK باشه. اگرم کلاک نیست و ابزار کلاک تشخیص داده پس حتما یه اشکالی تو طراحی هست
                      https://www.linkedin.com/in/mohammadhosseini69

                      http://zakhar.blog.ir

                      دیدگاه

                      لطفا صبر کنید...
                      X