این یک باگ نیست برای ise??

[ya_montazar]

سلام دوستان؟
نمی دونم شما هم لابد باید به این موضوع برخورد کرده باشید:
چرا وقتی از یک component که در اون از پورتهای در مد buffer استفاده شده در یک فایل شماتیک جدید استفاده می شه، خود نرم افزار در فایل vhf اون شماتیک اون پورت component رو به صورت in یا out تعریف می کنه؟ بعد اتفاقا در run کردن isim ازت این خطا رو می گیره؟ (Formal port "busy" of mode buffer cannot be associated with actual port "busy" of mode out)
یا وقتی یک نوع داده جدیدی که خودت ساخته باشی در پورتها استفاده کنی خود نرم افزار در شرایط مشابه بالا در فایلvhf اون پورتو std_logic_vector تعریف می کنه؟ و ازت خطا میگیره؟
اینها یه باگ برای نرم افزار نیست؟ :NO:

[eehadi]

پاسخ : این یک باگ نیست برای ise??

نمیدونم میشه گفت باگ یا نه ولی سعی کن تا میتونی پورت یا ورودی و یا خروجی باشه و نوعش هم همیشه std_logic و std_logic_vector باشه چون در مواردی مثلاً تولید فایل Testbench و شبیه سازی راحت نمیشه کار کرد.(مخصوصاً در Top Module بیشتر رعایت کن).