حل نمونه سوال vhdl
با سلام خدمت دوستان گرامی
می خواستم کمکم کنید درحل این نمونه سوالات :
1- آیا می توان داخل پراسس نمونه گیری (port map) کرد ؟ توضی دهید؟
2- اگر به یک variable از طریق دو منبع بصورت concurrent دو مقدار متفاوت اعمال شود ، مقدار نهایی variable چقدر خواهد بود؟
3- چرا تاخیر گیت سنتز نیست ولی می توان برای کل مدار یک محدودیت زمانی ر نظر گرفت؟
4- اگر یکarchitecture تنها شامل process باشد و بخش های concurrent نداشته باشد، ممکن است multiple driving رخ دهد؟
5- یک شمارنده چهار بیتی مدل کنید که در هر دو لبه سیگنال ساعت بشمارد.
6- آیاقطعه کد زیر multiple driving داریم ؟ توضیح دهید؟
ترتیب شمارش : 0- 2-3-6-1-5-4-7 در آخر 7 به 0 وصل می شود .
می خواستم کمکم کنید درحل این نمونه سوالات :
1- آیا می توان داخل پراسس نمونه گیری (port map) کرد ؟ توضی دهید؟
2- اگر به یک variable از طریق دو منبع بصورت concurrent دو مقدار متفاوت اعمال شود ، مقدار نهایی variable چقدر خواهد بود؟
3- چرا تاخیر گیت سنتز نیست ولی می توان برای کل مدار یک محدودیت زمانی ر نظر گرفت؟
4- اگر یکarchitecture تنها شامل process باشد و بخش های concurrent نداشته باشد، ممکن است multiple driving رخ دهد؟
5- یک شمارنده چهار بیتی مدل کنید که در هر دو لبه سیگنال ساعت بشمارد.
6- آیاقطعه کد زیر multiple driving داریم ؟ توضیح دهید؟
ARCHITECTURE
SIGNAL s,x : std_logic
BEGIN
s=> '1' WHEN x='0' ;
PROCESS (x ,...)
BEGIN
IF x= '1' THEN
S=>'1'
END IF
END PROCESS
END ...
7- یک شمارنده قابل سنتز مدل کنید که در لبه ی کلاک به صورت زیر شمارش کند . لازم به ذکر است که مقدار اولیه شمارنده در حالت ریست برابر 3 است . SIGNAL s,x : std_logic
BEGIN
s=> '1' WHEN x='0' ;
PROCESS (x ,...)
BEGIN
IF x= '1' THEN
S=>'1'
END IF
END PROCESS
END ...
ترتیب شمارش : 0- 2-3-6-1-5-4-7 در آخر 7 به 0 وصل می شود .
