سلام دوستان. من تازه شروع کردم به کار کردن با verilog . از نرم افزار modelsim استفاه میکنم. اما نمی دونم چرا برنامه ی زیر رو که می نویسم error میده.
میشه یک نفر ب من بگه ایرادش چیه؟
ممنون میشم اگه جواب بدین.
میشه یک نفر ب من بگه ایرادش چیه؟
module FA_SEQ (A, B , CIN , SUM , COUT) ;
input A , B , CIN ;
output SUM , COUT ;
reg SUM , COUT ;
reg T1 , T2 , T3 ;
always@ (A or B or CIN)
begin
SUM = ( A XOR B ) XOR CIN;
T1 = A & CIN ;
T2 = B & CIN ;
T3 = A & B ;
COUT = ( T1 | T2 ) | T3;
end
endmodule
input A , B , CIN ;
output SUM , COUT ;
reg SUM , COUT ;
reg T1 , T2 , T3 ;
always@ (A or B or CIN)
begin
SUM = ( A XOR B ) XOR CIN;
T1 = A & CIN ;
T2 = B & CIN ;
T3 = A & B ;
COUT = ( T1 | T2 ) | T3;
end
endmodule
ممنون میشم اگه جواب بدین.
دیدگاه