مشکل کم بودن فرکانس پایه fpga[کمک فوری]

[MM320]

سلام.
من می خوام فرکانس 80 مگاهرتزPLL رو روی پایه خروجی fpga بزارم ولی با لاجیک آنالایزر که نگاه کردم فرکانس 20 مگاهرتز هست.به نظر شما مشکل از کجاست.قسمتی از کد اینجا می زارم CLK=160MHZ و CLKOUTT باید 80MHZ باشه
در ضمن این کلاک خروجی برای بخش UART میره اون کار میکنه که نشون دهنده درست بود فرکانسه

PROCESS (CLK) IS 
variable c: integer range 0 to 5:=0;
begin
IF rising_edge(clk) then
C:=C+1;
IF C=1 THEN
CLK1<='0';
ELSIF C=2 THEN
CLK1<='1';
C:=0;
END IF;
end if;
end process;
CLKOUTT<=clk1;

[Faateh]

پاسخ : مشکل کم بودن فرکانس پایه fpga[کمک فوری]

اگر فرکانس درسته؟ آیا لاجیک آنالایزر شما قابلیت اندازه گیری فرکانس 80 را دارد؟؟ یا با chip scope یا مورد مشابهی میبینید؟
برای تولید فرکانس بهتر است که از PLL داخلی استفاده کنید اگر موجود هست
ممکن هست کد موقع پیاده سازی مشکل تایمینگ داشته باشد، چون با روشی که پیاده سازی کردید در نهایت باید یک جمع کننده و چند مسیر پیاده سازی بشه.
وجود این variable ها C:=C+1;سنتز و خوندن را مشکل میکنه، به نظر من رجیستر بشه بهتره!

[MM320]

پاسخ : مشکل کم بودن فرکانس پایه fpga[کمک فوری]

سلام.
لاجیک آنالایزر من ۱۶ کانال که می تونه تا سه کانال با حداکثر فرکانس
۱۰۰مگاهرتز نمایش بده ولی مشکل نمیدونم از کجاست
فرکانس روی ۲۰ مگاهرتزه .بخش UART که باودریتش
از این فرکانس تقیسم انجام میده درسته.به نظر شما ممکنه
پایه های FPGA نتونه با این فرکانس کارکنه FPGA من
اسپارتان ۶ هست?سوال آخر اینکه همه پایه fpfa با یک فرکانس
کار می کن یا رنج فرکانسی فرق داره؟

[Faateh]

پاسخ : مشکل کم بودن فرکانس پایه fpga[کمک فوری]

سلام.
لاجیک آنالایزر من ۱۶ کانال که می تونه تا سه کانال با حداکثر فرکانس
۱۰۰مگاهرتز نمایش بده ولی مشکل نمیدونم از کجاست
فرکانس روی ۲۰ مگاهرتزه .بخش UART که باودریتش
از این فرکانس تقیسم انجام میده درسته.به نظر شما ممکنه
پایه های FPGA نتونه با این فرکانس کارکنه FPGA من
اسپارتان ۶ هست?سوال آخر اینکه همه پایه fpfa با یک فرکانس
کار می کن یا رنج فرکانسی فرق داره؟

کلا بهتره فرکانس را در للجیک داخلی ببینیدبرای مثال chip scope، چون دقیقا فرکانس لاجیک و فرکانس خروجی مچ نیست در نتیجه شما در بعضی نقاط به هم ریختگی دارید. ولی اگر فرکانس نمونه برداری و نمایش سنکرون باشه دقیقا در هر لبه وضعیت درست مشخص میشه.
تقریبا همه پایه های FPGA مثل هم هستند، فقط باید بتونن جریانشون آزاد بشه و بتوانند ماکسیمم جریان را بدهند، در این صورت فرکانس بالاتر هم پشتیبانی میکنند ( در فایل UCF DRIVE را باید ست کنید)
چون اسپارتان 6 هست بهتره از PLL برای ایجاد فرکانس استفاده کنید

دلیل: ادغام دو پست برای جلوگیری از اسپم

البته سرعت پایه ها به استانداردی که انتخاب شده هم بستگی داره، پورت های دیفرانسیلی طبیعتا سرعت بهتری دارند

دلیل: ادغام دو پست برای جلوگیری از اسپم

The allowed values for the DRIVE attribute are:
• DRIVE = 2
• DRIVE = 4
• DRIVE = 6
• DRIVE = 8
• DRIVE = 12 (Default)
• DRIVE = 16
• DRIVE = 24
The DRIVE attribute uses the following syntax when specified as a constraint in the UCF
file:
NET <I/O_NAME> DRIVE = "<DRIVE_VALUE>";

[Faateh]

پاسخ : مشکل کم بودن فرکانس پایه fpga[کمک فوری]

https://support.saleae.com/faq/techn...te-is-required
As a rule of thumb, you will need to sample digital signals at least 4 times faster than their bandwidth. There is generally no harm in sampling significantly faster than this, and sampling faster improves timing resolution.Analog signals must be sampled at least 10 times faster than their bandwidth. Sampling faster than this is not recommended for longer captures (over 100 million analog samples) due to the higher memory and CPU consumption of faster sample rates.

100 MHz 8-bit parallel data bus with clockNot possible with any Saleae device currently.
شما با کلاک 100 نمیتوانید 100 را بخوانید 80 هم مشکلاتی دارد باید دقت کنید